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EziDebug的軟件界面簡(jiǎn)單友好，有簡(jiǎn)約和完整兩個(gè)界面形式，使用前端顯示與FPGA工程軟件無(wú)縫結(jié)合。該軟件主要功能分為寄存器鏈插入、數(shù)據(jù)采集和導(dǎo)出、重建testbench和軟件仿真驗(yàn)證等四個(gè)部分。EziDebug支持Altera的QuartusII軟件平臺(tái)，同時(shí)也支持Xilinx的ISE。寄存器鏈的插入基于VHDL和Verilog HDL硬件描述語(yǔ)言，在RTL級(jí)硬件代碼的每個(gè)寄存器附加一個(gè)采樣寄存器，在觸發(fā)條件下進(jìn)行數(shù)據(jù)采樣，該數(shù)據(jù)導(dǎo)出之用于軟件仿真時(shí)寄存器的數(shù)值重建，重現(xiàn)FPGA運(yùn)行過(guò)程中內(nèi)部的真實(shí)信號(hào)波形。仿真驗(yàn)證通過(guò)比較輸出結(jié)果來(lái)判斷硬件運(yùn)行正確與否。

EziDebug 是一款用于支持FPGA硬件驗(yàn)證的輔助軟件，從全可視化角度支持FPGA工程的調(diào)試，簡(jiǎn)化繁雜的調(diào)試過(guò)程，通過(guò)該軟件能很快查找出代碼中的錯(cuò)誤，加快硬件驗(yàn)證的進(jìn)度。整個(gè)軟件安裝方便，界面簡(jiǎn)潔，操作簡(jiǎn)單快捷，占用的系統(tǒng)資源很少，在使用的整個(gè)過(guò)程中，只需要使用不到十個(gè)的按鍵控件即能完成所有操作。

fpga驗(yàn)證軟件lady(EziDebug )按鈕功能

雙擊圖標(biāo)后，用戶可以看到由兩個(gè)對(duì)話框組成的界面，最上面的界面即主要操作面板如圖1所示。各個(gè)按鈕圖標(biāo)的功能如下：

1、工程設(shè)置：設(shè)置工程的具體選項(xiàng)，比如：工程的工作目錄，掃描鏈中寄存器最大個(gè)數(shù)，工程是xilinx還是altera的工程等。

2、全部更新：全部掃描工程文件，重新提取module的端口信號(hào)，寄存器信息等。

3、快速更新（部分更新）：只掃描和更新工程文件中比存儲(chǔ)日期新的文件。

4、刪除所有鏈：刪除工程文件中所有添加的鏈信息。

5、生成testbench：此選項(xiàng)會(huì)跳出對(duì)話框，需要輸入signaltap生成文件名，并選擇該文件對(duì)應(yīng)的鏈，然后生成testbench。

6、撤銷上一步操作：只恢復(fù)上一次操作前的文本原貌。（注意：不支持多次撤銷）

7、更新提示：當(dāng)用戶修改了代碼與軟件進(jìn)行上一次進(jìn)行更新操作的代碼不一致時(shí)進(jìn)行提示。

8、最小化窗口按鈕

9、迷你窗口按鈕

10、下拉窗口顯示與隱藏切換按鈕

11、關(guān)閉窗口按鈕

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fpga驗(yàn)證軟件lady(EziDebug )1.0 中文純凈版

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fpga驗(yàn)證軟件lady(EziDebug )按鈕功能

fpga驗(yàn)證軟件lady(EziDebug )截圖

fpga驗(yàn)證軟件lady(EziDebug ) 1.0 中文純凈版

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