邏輯與計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)(原書第4版)pdf完整掃描版

一般的計(jì)算機(jī)設(shè)計(jì)書層次都比較高，而數(shù)電書講得又太過底層，中間銜接的部分很少有好的資料，邏輯與計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)(原書第4版)便是一本高層與底層的完美結(jié)合的書。本節(jié)內(nèi)容東坡小編為大家整理帶來的是一份pdf格式完整掃描版邏輯與計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)(原書第4版)，書籍內(nèi)容完整，字跡清晰，需要查閱這本電子書的朋友只需點(diǎn)擊本文相應(yīng)的下載地址進(jìn)行下載即可！

邏輯與計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)內(nèi)容簡介

本書以一臺通用計(jì)算機(jī)為線索，由淺入深地講解了邏輯設(shè)計(jì)、數(shù)字系統(tǒng)設(shè)計(jì)和計(jì)算機(jī)設(shè)計(jì)。其中，第1章到第5章為邏輯設(shè)計(jì)，包括數(shù)字系統(tǒng)與信息、組合邏輯電路及其設(shè)計(jì)、算術(shù)功能塊與硬件描述語言以及時(shí)序電路；第6章到第8章為數(shù)字系統(tǒng)設(shè)計(jì)，包括可選的設(shè)計(jì)話題：數(shù)據(jù)通路、算術(shù)邏輯單元、移位寄存器、一個(gè)簡單計(jì)算機(jī)的結(jié)構(gòu)、單周期硬連線控制、多周期硬連線控制等，寄存器與寄存器傳輸以及存儲器基礎(chǔ)；第9章到第13章為計(jì)算機(jī)設(shè)計(jì)，包括計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)、指令集結(jié)構(gòu)、risc與cisc中央處理單元、輸入輸出與通信以及存儲系統(tǒng)。書中附有60個(gè)大部分來自現(xiàn)代日常生活中產(chǎn)品設(shè)計(jì)的真實(shí)例子和問題，可以激發(fā)讀者的學(xué)習(xí)興趣。《邏輯與計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)（原書第4版）》不僅可以作為計(jì)算機(jī)科學(xué)、計(jì)算機(jī)工程、電子技術(shù)、機(jī)電一體化等專業(yè)學(xué)生學(xué)習(xí)硬件的一本絕佳教材，也可以作為弱電類工程師和計(jì)算機(jī)科學(xué)工作者的理想?yún)⒖紩�籍�?/p>

邏輯與計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)目錄

出版者的話

譯者序

前言

第1章　數(shù)字系統(tǒng)與信息1

1.1　信息表示2

1.1.1　數(shù)字計(jì)算機(jī)3

1.1.2　其他計(jì)算機(jī)4

1.1.3　通用計(jì)算機(jī)的進(jìn)一步說明7

1.2　數(shù)制8

1.2.1　二進(jìn)制9

1.2.2　八進(jìn)制與十六進(jìn)制10

1.2.3　數(shù)字范圍11

1.3　算術(shù)運(yùn)算11

1.4　十進(jìn)制編碼15

1.5　字符編碼16

1.5.1　ASCII字符編碼16

1.5.2　校驗(yàn)位18

1.6　格雷碼18

1.7　本章小結(jié)20

參考文獻(xiàn)20

習(xí)題21

第2章　組合邏輯電路24

2.1　二值邏輯和邏輯門24

2.1.1　二值邏輯24

2.1.2　邏輯門25

2.2　布爾代數(shù)27

2.2.1　布爾代數(shù)的基本性質(zhì)28

2.2.2　代數(shù)處理30

2.2.3　反函數(shù)32

2.3　標(biāo)準(zhǔn)形式32

2.3.1　最小項(xiàng)和最大項(xiàng)33

2.3.2　積之和35

2.3.3　和之積36

2.4　兩級電路的優(yōu)化36

2.4.1　成本標(biāo)準(zhǔn)37

2.4.2　卡諾圖結(jié)構(gòu)38

2.4.3　二變量的卡諾圖40

2.4.4　三變量的卡諾圖41

2.5　卡諾圖的用法43

2.5.1　質(zhì)主蘊(yùn)涵項(xiàng)43

2.5.2　非質(zhì)主蘊(yùn)涵項(xiàng)45

2.5.3　和之積優(yōu)化45

2.5.4　無關(guān)最小項(xiàng)46

2.6　程序化的兩級優(yōu)化48

2.7　多級電路優(yōu)化51

2.8　其他門類型54

2.9　異或操作和異或門57

2.10　高阻態(tài)輸出59

2.11　本章小結(jié)60

參考文獻(xiàn)60

習(xí)題60

第3章　組合邏輯電路的設(shè)計(jì)65

3.1　設(shè)計(jì)過程65

3.2　開始分層設(shè)計(jì)69

3.3　工藝映射71

3.4　驗(yàn)證74

3.4.1　人工邏輯分析74

3.4.2　模擬75

3.5　組合函數(shù)模塊76

3.6　基本邏輯函數(shù)76

3.6.1　定值、傳輸和取反77

3.6.2　多位函數(shù)77

3.6.3　使能79

3.7　譯碼80

3.7.1　譯碼器和使能結(jié)合83

3.7.2　基于譯碼器的組合電路84

3.8　編碼器85

3.8.1　優(yōu)先編碼器85

3.8.2　編碼器的擴(kuò)展87

3.9　選擇87

3.9.1　多路復(fù)用器87

3.9.2　基于多路復(fù)用器的組合電路90

3.10　本章小結(jié)92

參考文獻(xiàn)92

習(xí)題93

第4章　算術(shù)功能塊與硬件描述語言99

4.1　迭代組合電路99

4.2　二進(jìn)制加法器100

4.2.1　半加器100

4.2.2　全加器100

4.2.3　二進(jìn)制行波進(jìn)位加法器101

4.3　二進(jìn)制減法102

4.3.1　補(bǔ)碼103

4.3.2　采用二進(jìn)制補(bǔ)碼的減法104

4.4　二進(jìn)制加減法器105

4.4.1　有符號的二進(jìn)制數(shù)106

4.4.2　有符號二進(jìn)制數(shù)的加法與減法107

4.4.3　溢出108

4.5　其他的算術(shù)功能塊109

4.5.1　壓縮110

4.5.2　遞增111

4.5.3　遞減112

4.5.4　常數(shù)乘法112

4.5.5　常數(shù)除法113

4.5.6　零填充與符號擴(kuò)展113

4.6　硬件描述語言113

4.6.1　硬件描述語言114

4.6.2　邏輯綜合115

4.7　硬件描述語言——VHDL116

4.8　硬件描述語言——Verilog123

4.9　本章小結(jié)129

參考文獻(xiàn)129

習(xí)題130

第5章　時(shí)序電路135

5.1　時(shí)序電路的定義135

5.2　鎖存器137

5.2.1　SR和S 　R鎖存器138

5.2.2　D鎖存器140

5.3　觸發(fā)器141

5.3.1　主從式觸發(fā)器141

5.3.2　邊沿觸發(fā)式觸發(fā)器144

5.3.3　標(biāo)準(zhǔn)圖形符號144

5.3.4　直接輸入146

5.4　時(shí)序電路分析147

5.4.1　輸入方程147

5.4.2　狀態(tài)表148

5.4.3　狀態(tài)圖150

5.4.4　時(shí)序電路模擬151

5.5　時(shí)序電路設(shè)計(jì)152

5.5.1　設(shè)計(jì)步驟153

5.5.2　構(gòu)建狀態(tài)圖和狀態(tài)表153

5.5.3　狀態(tài)賦值158

5.5.4　使用D觸發(fā)器的設(shè)計(jì)159

5.5.5　無效狀態(tài)的設(shè)計(jì)161

5.5.6　驗(yàn)證162

5.6　其他類型的觸發(fā)器164

5.7　狀態(tài)機(jī)圖及其應(yīng)用166

5.7.1　狀態(tài)機(jī)圖模型166

5.7.2　輸入條件的約束168

5.7.3　使用狀態(tài)機(jī)圖的設(shè)計(jì)應(yīng)用169

5.8　時(shí)序電路的HDL表示——VHDL175

5.9　時(shí)序電路的HDL表示——Verilog180

5.10　本章小結(jié)184

參考文獻(xiàn)185

習(xí)題185

第6章　選擇的設(shè)計(jì)主題193

6.1　設(shè)計(jì)空間193

6.1.1　集成電路193

6.1.2　CMOS電路工藝194

6.1.3　工藝參數(shù)197

6.2　門的傳播延遲198

6.3　觸發(fā)器定時(shí)199

6.4　時(shí)序電路定時(shí)201

6.5　異步交互202

6.6　同步和亞穩(wěn)態(tài)203

6.7　同步電路陷阱208

6.8　可編程實(shí)現(xiàn)技術(shù)208

6.8.1　只讀存儲器210

6.8.2　可編程邏輯陣列211

6.8.3　可編程陣列邏輯器件213

6.9　本章小結(jié)214

參考文獻(xiàn)215

習(xí)題215

第7章　寄存器與寄存器傳輸219

7.1　寄存器與加載使能219

7.2　寄存器傳輸222

7.3　寄存器傳輸操作223

7.4　對VHDL和Verilog使用者的提醒225

7.5　微操作225

7.5.1　算術(shù)微操作226

7.5.2　邏輯微操作227

7.5.3　移位微操作228

7.6　對單個(gè)寄存器的微操作229

7.6.1　基于多路復(fù)用器的傳輸229

7.6.2　移位寄存器231

7.6.3　行波計(jì)數(shù)器234

7.6.4　同步二進(jìn)制計(jì)數(shù)器235

7.6.5　其他類型計(jì)數(shù)器238

7.7　寄存器單元設(shè)計(jì)240

7.8　基于多路復(fù)用器和總線的多寄存器傳輸244

7.9　串行傳輸及其微操作247

7.10　寄存器傳輸控制250

7.11　移位寄存器和計(jì)數(shù)器的HDL描述——VHDL262

7.12　移位寄存器和計(jì)數(shù)器的HDL描述——Verilog263

7.13　微程序控制264

7.14　本章小結(jié)266

參考文獻(xiàn)266

習(xí)題266

第8章　存儲器基礎(chǔ)273

8.1　存儲器定義273

8.2　隨機(jī)訪問存儲器273

8.2.1　讀寫操作274

8.2.2　定時(shí)波形275

8.2.3　存儲器特征276

8.3　SRAM集成電路277

8.4　SRAM芯片陣列281

8.5　DRAM芯片283

8.5.1　DRAM單元284

8.5.2　DRAM位片285

8.6　DRAM分類288

8.6.1　同步DRAM（SDRAM）289

8.6.2　雙倍數(shù)據(jù)速率SDRAM（DDR SDRAM）290

8.6.3　Rambus�k DRAM（RDRAM）291

8.7　動態(tài)RAM芯片陣列292

8.8　本章小結(jié)292

參考文獻(xiàn)292

習(xí)題292

第9章　計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)294

9.1　簡介294

9.2　數(shù)據(jù)通路294

9.3　算術(shù)邏輯運(yùn)算單元297

9.3.1　算術(shù)運(yùn)算電路297

9.3.2　邏輯運(yùn)算電路300

9.3.3　算術(shù)邏輯運(yùn)算單元300

9.4　移位寄存器301

9.5　數(shù)據(jù)通路描述303

9.6　控制字305

9.7　一個(gè)簡單的計(jì)算機(jī)結(jié)構(gòu)309

9.7.1　指令集結(jié)構(gòu)310

9.7.2　存儲資源310

9.7.3　指令格式311

9.7.4　指令說明312

9.8　單周期硬連線控制314

9.8.1　指令譯碼器316

9.8.2　指令和程序舉例317

9.8.3　單周期計(jì)算機(jī)觀點(diǎn)319

9.9　多周期硬連線控制319

9.10　本章小結(jié)328

參考文獻(xiàn)328

習(xí)題328

第10章　指令集結(jié)構(gòu)333

10.1　計(jì)算機(jī)體系結(jié)構(gòu)概念333

10.1.1　基本計(jì)算機(jī)操作周期334

10.1.2　寄存器組334

10.2　操作數(shù)尋址334

10.2.1　三地址指令335

10.2.2　兩地址指令336

10.2.3　一地址指令336

10.2.4　零地址指令336

10.2.5　尋址結(jié)構(gòu)337

10.3　尋址模式339

10.3.1　隱含模式340

10.3.2　立即模式340

10.3.3　寄存器和寄存器間接模式340

10.3.4　直接尋址模式341

10.3.5　間接尋址模式342

10.3.6　相對尋址模式342

10.3.7　變址尋址模式343

10.3.8　尋址模式小結(jié)343

10.4　指令集結(jié)構(gòu)344

10.5　數(shù)據(jù)傳送指令345

10.5.1　棧指令345

10.5.2　獨(dú)立I/O與存儲器映射I/O346

10.6　數(shù)據(jù)處理指令347

10.6.1　算術(shù)指令347

10.6.2　邏輯與位處理指令348

10.6.3　移位指令349

10.7　浮點(diǎn)數(shù)計(jì)算350

10.7.1　算術(shù)運(yùn)算350

10.7.2　移碼351

10.7.3　標(biāo)準(zhǔn)操作數(shù)格式351

10.8　程序控制指令353

10.8.1　條件分支指令354

10.8.2　過程調(diào)用與返回指令355

10.9　程序中斷356

10.9.1　中斷類型357

10.9.2　處理外部中斷357

10.10　本章小結(jié)358

參考文獻(xiàn)359

習(xí)題359

第11章　RISC和CISC中央處理單元363

11.1　流水線數(shù)據(jù)通路363

11.2　流水線控制367

11.3　精簡指令集計(jì)算機(jī)371

11.3.1　指令集結(jié)構(gòu)371

11.3.2　尋址模式373

11.3.3　數(shù)據(jù)通路結(jié)構(gòu)374

11.3.4　控制結(jié)構(gòu)376

11.3.5　數(shù)據(jù)阻塞378

11.3.6　控制阻塞383

11.4　復(fù)雜指令集計(jì)算機(jī)386

11.4.1　ISA修改387

11.4.2　數(shù)據(jù)通路修改388

11.4.3　控制單元修改389

11.4.4　微程序控制391

11.4.5　復(fù)雜指令的微程序392

11.5　其他有關(guān)設(shè)計(jì)395

11.5.1　高性能CPU概念395

11.5.2　最近的體系結(jié)構(gòu)創(chuàng)新397

11.6　本章小結(jié)398

參考文獻(xiàn)399

習(xí)題400

第12章　輸入輸出與通信402

12.1　計(jì)算機(jī)的I/O系統(tǒng)402

12.2　外設(shè)舉例402

12.2.1　鍵盤402

12.2.2　硬盤403

12.2.3　液晶顯示器404

12.2.4　I/O傳輸速率406

12.3　I/O接口406

12.3.1　I/O總線與接口部件407

12.3.2　I/O接口的例子408

12.3.3　選通409

12.3.4　握手410

12.4　串行通信411

12.4.1　同步傳送412

12.4.2　進(jìn)一步認(rèn)識鍵盤412

12.4.3　基于包的串行I/O總線413

12.5　傳輸模式416

12.5.1　程序控制傳輸?shù)睦��?17

12.5.2　中斷傳輸417

12.6　中斷優(yōu)先級418

12.6.1　菊花鏈優(yōu)先級418

12.6.2　并行優(yōu)先級電路420

12.7　直接內(nèi)存訪問421

12.7.1　DMA控制器421

12.7.2　DMA傳輸422

12.8　本章小結(jié)423

參考文獻(xiàn)424

習(xí)題424

第13章　存儲系統(tǒng)426

13.1　分級存儲體系426

13.2　訪問的局部性428

13.3　cache存儲器429

13.3.1　cache映射430

13.3.2　行的大小435

13.3.3　cache加載436

13.3.4　寫方法436

13.3.5　概念綜合437

13.3.6　指令cache和數(shù)據(jù)cache439

13.3.7　多級cache440

13.4　虛存440

13.4.1　頁表442

13.4.2　轉(zhuǎn)換后援緩沖器443

13.4.3　虛存和cache445

13.5　本章小結(jié)445

參考文獻(xiàn)445

習(xí)題446

索引448

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